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Tesla revela novo roteiro de chips de IA: SI6 visa 80x a computação do chip atual, chip de treinamento Dojo retorna

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Tesla divulgou um roteiro interno renovado de acelerador de IA, definindo uma primeira meta concreta de desempenho para seu chip de inferência de sexta geração, o SI6, com 80 vezes a computação e nove vezes a memória do atual SI4, no processo de classe de 2nm da Samsung e previsto para 2029-2030. O chip de treinamento Dojo pausado retorna com uma nova arquitetura chiplet mais HBM.

A Tesla divulgou um roteiro interno renovado de acelerador de IA, definindo uma primeira meta concreta de desempenho para seu chip de inferência de sexta geração e confirmando que o chip de treinamento Dojo, uma vez pausado, retornará com uma arquitetura totalmente nova. De acordo com Tom's Hardware, reportando uma apresentação da Tesla em 6 de novembro, os novos chips adotam a marca 'Super Intelligence' (SI), com as gerações AI4, AI5 e AI6 renomeadas como SI4, SI5 e SI6.

SI6: 80x o cálculo do chip atual, previsto para 2029-2030

De acordo com o roteiro, o chip de inferência de sexta geração, o SI6, tem como objetivo 80 vezes a computação do atual SI4 de quarta geração (HW4) e nove vezes a memória (cerca de 144 GB), em um processo Samsung de classe 2 nm com pacote de módulo multi-chip, previsto para 2029-2030. A Tesla assinou um acordo com a Samsung Foundry para construir o acelerador de inferência de sexta geração até 2033. A Tesla não divulgou números absolutos de computação: o número de 80x é relativo ao HW4. As estimativas derivadas das declarações anteriores de Elon Musk colocam o HW4 em aproximadamente 216 a 576 TOPS, o que implicaria cerca de 17.000 a 46.000 TOPS para o SI6 – uma estimativa, não um número oficial; o desempenho real só pode ser verificado quando o produto chega. O SI5 de quinta geração tem como alvo cerca de 40 vezes a computação do SI4 com 96 GB de memória, dividida entre os processos de classe de 3 nm da TSMC e os processos de classe de 2 nm da Samsung.

Dojo 3 retorna, abandonando a integração em escala de wafer para chips

No lado do treinamento, o Dojo (D3) de terceira geração abandona a integração em escala de wafer e a arquitetura SRAM distribuída no chip da primeira geração em favor de um design de chip que combina empacotamento 2,5D e 3D com memória empilhada de alta largura de banda (HBM). Tesla não divulgou computação, memória, processo ou programação para D3. A equipe Dojo foi dissolvida em agosto de 2025 e o projeto foi interrompido; Musk disse mais tarde que com o design do chip AI5 quase concluído, a empresa tinha espaço para reiniciar o Dojo, e que o D3 e o planejado AI7 seriam usados ​​para “computação baseada no espaço”, implantados em centros de dados terrestres e orbitais.

Cadência de design de nove meses; AI7, AI8 e AI9 já planejados

Musk disse no X que a Tesla pretende um ciclo de design de nove meses para seus chips de IA, três meses mais curto do que a cadência anual da Nvidia e da AMD; o design do AI5 está quase pronto, o AI6 está em seus estágios iniciais e a empresa já planejou AI7, AI8 e AI9. Analistas observam que o roteiro mostra a Tesla estendendo sua aposta no silício personalizado da autonomia do carro para data centers e o robô humanóide Optimus, mas o SI6 ainda está a anos de distância e os principais parâmetros do D3 não são divulgados – o roteiro só será testado por volta de 2029.

(Fontes: Tom's Hardware; Data Center Dynamics; materiais de apresentação da Tesla.)

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