テスラ、新しい AI チップのロードマップを発表: SI6 は現在のチップの 80 倍のコンピューティングをターゲット、Dojo トレーニング チップが復活

Teslaは刷新された社内AIアクセラレータのロードマップを公開し、第6世代推論チップの最初の具体的な性能目標を設定し、一度一時停止したDojoトレーニングチップがまったく新しいアーキテクチャで復活することを確認した。 11月6日のテスラのプレゼンテーションを報じたTom's Hardwareによると、新しいチップは「スーパーインテリジェンス」（SI）ブランドを採用し、AI4、AI5、AI6世代の名前はSI4、SI5、SI6に変更されたという。

SI6: 現在のチップの 80 倍のコンピューティング、2029 ～ 2030 年に予定

ロードマップによれば、第 6 世代の推論チップ SI6 は、マルチチップ モジュール パッケージングを備えた Samsung の 2nm クラス プロセスで、現在の第 4 世代 SI4 (HW4) の 80 倍のコンピューティングと 9 倍のメモリ (約 144GB) を目標としており、2029 年から 2030 年に発売予定です。 Tesla は Samsung Foundry と、2033 年まで第 6 世代推論アクセラレータを構築する契約を締結しました。Tesla は絶対的なコンピューティング数値を開示していません。80 倍という数値は HW4 との相対値です。イーロン・マスク氏の以前の発言から導き出された推定値では、HW4 はおよそ 216 ～ 576 TOPS であり、これは SI6 については約 17,000 ～ 46,000 TOPS であることを意味します。これは推定値であり、公式の数字ではありません。実際の性能は製品が到着して初めて確認できます。第 5 世代 SI5 は、TSMC の 3nm クラス プロセスと Samsung の 2nm クラス プロセスに分割された 96 GB のメモリを搭載し、SI4 の約 40 倍のコンピューティングをターゲットとしています。

Dojo 3 が復活、チップレットのウェーハスケール統合は廃止

トレーニング面では、第 3 世代 Dojo (D3) は、第 1 世代のウェーハスケール統合と分散型オンチップ SRAM アーキテクチャを放棄し、2.5D および 3D パッケージングとスタックされた高帯域幅メモリ (HBM) を組み合わせたチップレット設計を採用しています。テスラは、D3 のコンピューティング、メモリ、プロセス、スケジュールを一切明らかにしていません。 Dojo チームは 2025 年 8 月に解散し、プロジェクトは一時停止されました。マスク氏は後に、AI5チップの設計がほぼ完成したため、同社にはDojoを再起動する余地があり、D3と計画されているAI7は地上および軌道データセンターに配備される「宇宙ベースのコンピューティング」に使用されると述べた。

9 か月の設計サイクル。 AI7、AI8、AI9 はすでに計画済み

マスク氏はXで、テスラは自社のAIチップの設計サイクルを9カ月にすることを目指しているが、これはNvidiaやAMDのほぼ年間ペースよりも3カ月短いと語った。 AI5 の設計はほぼ完了しており、AI6 は初期段階にあり、同社はすでに AI7、AI8、および AI9 を計画しています。アナリストらは、ロードマップはテスラがカスタムシリコンへの賭けを車内の自律性からデータセンターや人型ロボットのオプティマスにまで拡大していることを示していると指摘しているが、SI6の実現はまだ何年も先であり、D3の主要パラメータは非公開であり、ロードマップは2029年頃にのみテストされる予定だという。

(出典: Tom's Hardware、Data Center Dynamics、Tesla のプレゼンテーション資料。)